-- 作者：wangxinxin
-- 發(fā)布時(shí)間：2010-11-30 9:22:50
-- Cadence工具簡(jiǎn)介
1，邏輯設(shè)計(jì)與驗(yàn)證 工具
* 邏輯仿真工具: Cadence NC-Verilog, Verilog-XL, NCSim,
Simvision Waveform Viewer
* 綜合工具: Cadence BuildGates
* 形式驗(yàn)證工具: VerplexLEC
2．綜合布局布線 工具
SoC Encounter—可應(yīng)用于如90nm及其以下的SOC設(shè)計(jì)；
△ SE-PKS—可應(yīng)用于如復(fù)雜時(shí)序收斂的IC設(shè)計(jì)；
△ Fire & Ice QX and SignalStorm—可應(yīng)用于3維電阻電容參數(shù)提取及延時(shí)計(jì)算；
△ VoltageStorm—可應(yīng)用于功耗分析；
△ CeltIC—可應(yīng)用于信號(hào)完整性分析。
3 system level design工具
綜合（Hardware Design System 2000）
算法驗(yàn)證（SPW）
△ 結(jié)構(gòu)設(shè)計(jì)工具(SystemC-based simulators, CoWare, etc)
△ 硬件/軟件混合設(shè)計(jì)工具(Verification Platform, Seamless, etc)
△ 模擬/混合信號(hào)工具(AMS, Agilent ADS, etc)
4，CIC(layout & custom layout) 全定制集成電路布局設(shè)計(jì)工具
△ Virtuoso Layout Editor
△ Assura (Layout verification)
5，AMS (analog mixed signal, RF analysis and design)模擬集成電路設(shè)計(jì)工具
。AnalogDesignEnvironment
。MixedSignal Design Environment
。Analog Modeling with Verilog-A
。Spectre Circuit Simulator
6，HS-PSD(high speed PCB system design) 高速系統(tǒng)和板極設(shè)計(jì) 工具
o Concept HDL Front-to-Back Design Flow – 原理圖輸入工具
o PCB Librarian – 器件建庫(kù)工具
o Allegro PCB Layout System – PCB板布局布線工具
o Specctra AutoRoute Basics – 基本自動(dòng)布線器
o Advanced Specctra Autorouting Techniques – 高級(jí)自動(dòng)布線器
o SpecctraQuest Foundations – 信號(hào)完整性仿真工具
o Advanced SpecctraQuest Techniques – 高級(jí)信號(hào)仿真工具
*VerilogHDL 仿真工具 Verilog-XL
*電路設(shè) 計(jì)工具 Composer
電 路 模 擬工具 Analog Artist
*版圖設(shè)計(jì)工具 Virtuoso Layout Editor
版圖驗(yàn) 證工具 Dracula 和 Diva
*自 動(dòng)布局布線工具 Preview 和 Silicon Ensemble
form:Mr Bond coms-chip expert
設(shè)計(jì)任務(wù) EDA工具
功能仿真和測(cè)試 a. Cadence, NC_sim
b. Mentor ModelSim (調(diào)試性能比較突出)
c. Synopsys VCS/VSS
d. Novas Debussy (僅用于調(diào)試)
邏輯綜合 a. Synopsys, DC
b. Cadence, BuildGates
c. Mentor, Leonardo
DFT a. Mentor, DFTAdvisor
b. Mentor, Fastscan
c. Mentor, TestKompress
d. Mentor, DFTInsight
e. Mentor, MBISTArchitect
f. Mentor, LBISTArchitect
g. Mentor, BSDArchitect
h. Mentor, Flextest
i. Synopsys, DFT Complier
j. Synopsys, Tetra MAX
k. Synopsys, BSD Complier
布局,時(shí)鐘樹綜合和自動(dòng)布線
a. Cadence, Design Planner
b. Cadence, CT-Gen
c. Cadence, PKS
d. Cadence, Silicon Ensemble
e. Synopsys, Chip Architect
f. Synopsys, Floorplan Manager
g. Synopsys, Physical Complier & Apollo
h. Synopsys, FlexRoute
網(wǎng)表提取及RC參數(shù)提取物理驗(yàn)證
a. Mentor, xCalibre
b. Cadence, Assure RCX
c. Synopsys, Star-RCXT
d. Mentor, Calibre
e. Synopsys, Hercule
f. Cadence, Assure
延時(shí)計(jì)算與靜態(tài)時(shí)序分析
a. Synopsys, Prime Time
b. Cadence, Pearl
c. Mentor, SST Velocity
形式驗(yàn)證 a. Mentor, FormalPro
b. Synopsys, Formality
c. Cadence, FormalCheck
功能優(yōu)化與分析 a. Synopsys, Power Compiler
b. Synopsys, PowerMill-ACE
HDLQA a. TransEDA, Verification Navigator
b. Synopsys, LEDA
FPGA開發(fā) a. Mentor, FPGAdvantage
b. XILINX, ISE
c. Altera, QuartusII
SoC開發(fā) a. Mentor, Seamless CVE
b. Cadence, SPW
c. Synopsys, Co-Centric
版圖設(shè)計(jì)工具 a. Cadence, Virtuoso
b. Mentor, IC-Station
c. 思源科技, Laker
電路級(jí)仿真 a. Mentor, ELDO
b. Mentor, ADMS
c. Cadence, Spectre, Spectre RF
d. Cadence, AMS
e. Synopsys, Star-Hspice
以下只是個(gè)人和本公司的評(píng)價(jià)，不一定十分全面，僅供參考。
Synopsys:
優(yōu)點(diǎn)：
在完成設(shè)計(jì)所花費(fèi)的時(shí)間、代價(jià)和質(zhì)量上比較平衡，不是最好，但絕對(duì)不壞。
擁有一些久經(jīng)考驗(yàn)無(wú)人可比的軟件。
缺點(diǎn)：
Physical-Compiler和Astro的整合上不夠好，畢竟它是由一個(gè)前端設(shè)計(jì)EDA公司通過(guò)并購(gòu)Avanti擴(kuò)展到后端來(lái)的。
Cadence:
優(yōu)點(diǎn)：擁有一批非常優(yōu)秀的EDA軟件，如：RTL Compiler, Encounter, Nano route, CeltIc等(只限于單獨(dú)使用)。
缺點(diǎn)：
雖然是老牌后端設(shè)計(jì)公司，可是現(xiàn)在的支柱產(chǎn)品都是最近幾年買來(lái)的，自己以前的東西剩下的不多了。上述產(chǎn)品的整合是個(gè)大問(wèn)題�，F(xiàn)在的產(chǎn)品不擅長(zhǎng)于復(fù)雜時(shí)序的收斂。
Magma:
優(yōu)點(diǎn)：最近5年異軍突起的一家EDA公司，擁有一套自己獨(dú)特的算法和漂亮好用的GUI，在復(fù)雜時(shí)序的收斂上異常優(yōu)異。
缺點(diǎn)：附帶產(chǎn)品不夠全面，價(jià)錢高
之所以提Magma是因?yàn)槲覀兛偟脑u(píng)分是
(1)Mgama
(2)Synopsys
(3)Cadence
我們的作法是取各個(gè)公司最好的部分，自己整合出一套后端設(shè)計(jì)平臺(tái)。
比如： Synopsys Design-Compiler, DFT-Compiler, PrimeTime + Magma BlastFusion (Place&route) + Cadence QX, LEC, CeltIc + Mentor Calibre
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